the output delay of SRAM generated by Block Memory Generator v2.4 (Xilinx)

使用Xilinx Block Memory Generator v2.4生成的SRAM的输出延时

默认延时是1T，即输入地址后，过1个时钟周期，相应的数据会出现在输出端。如果在Optional Output Registers里面，将Register Output of Memory Primitives选中，则会增加1个时钟周期的延时;若将Register Output of Memory Core选中，也会增加1个时钟周期的延时。若同时将这两个选项选中，则总的输出延时将为3T。

在设计时，需要根据数据通路的时序要求，选择SRAM相应的输出延时。